L’architettura tridimensionale NanoStack sovrappone i transistor e punta ad aumentare densità, prestazioni ed efficienza energetica. L’arrivo sul mercato resta previsto nei prossimi anni.
IBM ha presentato la prima tecnologia per chip basata su un nodo inferiore al nanometro. Il progetto adotta un processo indicato come 0,7 nm, equivalente a 7 angstrom, e una nuova architettura tridimensionale denominata NanoStack.
Secondo i dati pubblicati da IBM Research, un chip delle dimensioni di un’unghia potrebbe integrare circa 100 miliardi di transistor, con una densità quasi doppia rispetto alla tecnologia a 2 nm mostrata dalla società nel 2021.
Il risultato rappresenta per ora una dimostrazione tecnologica sviluppata nei laboratori di ricerca IBM. La società prevede una prima applicazione del nodo sotto il nanometro entro cinque anni, mentre una produzione commerciale su vasta scala richiederà ulteriori fasi di sviluppo e industrializzazione.
Cosa significa chip a 0,7 nanometri
La definizione 0,7 nm non indica la larghezza fisica di ogni transistor o di una specifica parte del circuito. Nei processi produttivi moderni, il nome del nodo identifica una generazione tecnologica e riassume caratteristiche come densità, prestazioni ed efficienza.
Il riferimento ai 7 angstrom segnala quindi il passaggio verso una nuova fase della miniaturizzazione dei semiconduttori. Un angstrom equivale a un decimo di nanometro, ma la denominazione commerciale e tecnica del nodo non corrisponde direttamente alle dimensioni delle piste metalliche o dei gate presenti sul chip.
IBM considera NanoStack una possibile soluzione ai limiti dello scaling bidimensionale. La riduzione delle strutture sul piano orizzontale diventa infatti sempre più complessa a causa delle dimensioni atomiche, delle dispersioni elettriche e delle difficoltà legate alla dissipazione del calore.
Come funziona l’architettura NanoStack
NanoStack deriva dalla tecnologia nanosheet, introdotta da IBM nel 2015 e successivamente adottata nei processi produttivi più avanzati. La nuova architettura dispone i transistor su più livelli verticali, con una struttura che sfrutta la terza dimensione per aumentare la densità dei componenti.
Il progetto sovrappone transistor di tipo NFET e PFET e permette di collocare i rispettivi canali su livelli differenti. Ogni strato può adottare materiali e configurazioni specifiche, così da ottimizzare in modo indipendente prestazioni e consumo energetico.
L’integrazione sequenziale 3D prevede l’unione di wafer attraverso uno strato dielettrico molto sottile. I ricercatori hanno inoltre lavorato sull’allineamento tra i livelli, sull’isolamento verticale tra i transistor e sulla stabilità termica delle strutture inferiori.
Il paper scientifico dedicato a NanoStack, presentato al VLSI Symposium 2025, descrive una prima integrazione CMOS di nanosheet sovrapposti con più canali. I test comprendono inverter CMOS funzionanti e prestazioni di commutazione coerenti con le previsioni del progetto.
Prestazioni ed efficienza rispetto ai 2 nm
IBM stima che NanoStack possa offrire un incremento delle prestazioni fino al 50% a parità di potenza, oppure una riduzione dei consumi fino al 70% a parità di prestazioni, rispetto alla tecnologia a 2 nm.
Questi valori derivano da proiezioni tecniche e non rappresentano benchmark eseguiti su processori commerciali. I risultati dipenderanno dal progetto finale dei chip, dalle frequenze operative, dai materiali, dai sistemi di raffreddamento e dai processi produttivi adottati.
La maggiore densità potrebbe avere effetti soprattutto sui processori destinati all’intelligenza artificiale, ai data center e alle infrastrutture cloud. Più transistor nella stessa area consentono di integrare un numero superiore di unità di calcolo e una quantità maggiore di memoria vicina ai core.
IBM ipotizza che un acceleratore realizzato con il nodo a 7 angstrom possa raggiungere circa 9.000 TOPS, rispetto ai circa 1.500 TOPS attribuiti agli acceleratori AI più avanzati dell’attuale generazione. Anche in questo caso si tratta di una stima teorica, che dovrà trovare conferma nei futuri dispositivi.
Memorie SRAM più compatte per i carichi AI
Un secondo studio, presentato al VLSI Symposium 2026, riguarda l’applicazione dell’architettura NanoStack alle celle di memoria SRAM. I risultati indicano una possibile riduzione dell’area occupata dalle celle di circa il 40%.
La SRAM svolge un ruolo centrale nei processori moderni perché conserva temporaneamente i dati vicino alle unità di elaborazione. Una memoria più compatta può aumentare la capacità disponibile sul chip e ridurre la distanza che i dati devono percorrere.
Questo aspetto assume particolare rilievo nei sistemi dedicati all’intelligenza artificiale, nei quali il trasferimento delle informazioni tra memoria e unità di calcolo rappresenta spesso uno dei principali limiti alle prestazioni e all’efficienza energetica.
Dalla ricerca alla produzione dei chip
IBM conduce il progetto presso il centro di ricerca sui semiconduttori di Albany, nello Stato di New York, insieme a partner che includono Lam Research, Tokyo Electron e SCREEN Semiconductor Solutions.
Nel centro è prevista l’installazione di un sistema di litografia High NA EUV sviluppato da ASML. Questa tecnologia utilizza luce ultravioletta estrema e un’apertura numerica superiore rispetto agli attuali macchinari EUV, con l’obiettivo di incidere strutture più piccole e precise sui wafer.
La produzione di chip a 0,7 nm richiederà comunque strumenti, materiali e processi che non risultano ancora disponibili su scala industriale. IBM indica un orizzonte di almeno dieci anni per lo sviluppo delle diverse generazioni che potrebbero adottare l’architettura NanoStack.
La società ha inoltre annunciato il progetto Anderon, una struttura indipendente dedicata alla produzione di wafer per processori quantistici. L’iniziativa sfrutterà parte delle competenze maturate da IBM nei semiconduttori, anche se resta distinta dal percorso industriale previsto per i chip logici sotto il nanometro.
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